摘要—本文研究了芯片表面受到局部压力作用时芯片内部应力的大小及方向。结果表明表面的局部压力需要一定的厚度才能在芯片体内产生均匀的垂直应力。在芯片表层，应力集中于压力区正下方，而其它区域是松弛的。深入芯片体内，则表现为均匀的垂直应力。这一现象可用于压接式IGBT的设计，压接区与沟道保持一定的安全距离，以保证IGBT的沟道区域免受压力的影响。这样可在保证可靠性的同时提高压接式IGBT芯片的有效面积。
关键词—松弛，压接式，IGBT，压力
I. 背景
IGBT 是一种重要的功率器件，控制简单且有着大的安全工作区。近些年，在器件设计[1]-[3]与应用技术[4]-[5]等方面有许多研究工作都在提高IGBT的性能。IGBT的性能已经趋于硅材料的极限[6]，但仍然有提高空间。尤其在封装技术方面，传统IGBT 模块无法实现芯片的性能。引线及散热是造成模块失效的重要问题 [7]-[8]。
双面散热、无引线的压接式IGBT的提出[9]，为IGBT在高频、高温等大功率场合的应用提供了解决思路。压接式IGBT的主要优点是低热阻、低引线电感、无引线疲劳问题。这些优点使的IGBT在大功率应用中表现出优异的性能及很高的可靠性[10]-[12]，尤其是多个模组串联应用时[13]-[14]。
II. 压接式IGBT芯片设计要点
压接式IGBT并非简单地将一颗传统IGBT芯片封装成压接形式，关键在于芯片本身与传统IGBT芯片不同。图1 为传统IGBT芯片的元胞结构示意图。由于IGBT 为栅控器件，而压力将会造成mos结构在机械及电特性上的问题，因此压接式IGBT设计必须要考虑这些问题对器件可靠性的影响。首先，薄的栅氧可能在压力作用下发生机械损坏,当芯片表面不平整时问题将更严重。另外，MOS沟道的电子迁移率等电特性会因压力及压力产生的应力而发生变化[15]-[16]。IGBT 有很高的沟道电流密度，因此这些问题必须重视，特别是对于芯片表面不平整的情况。正是由于上述顾虑，在设计压接式IGBT时，MOS沟道区域都是未受压力作用的[9], [17]-[18]。
压接式IGBT芯片的典型结构如图2所示，发射极的压接区域被设计在没有元胞结构的区域 [9]。 这样一样，MOS沟道区域则不会承受压力作用。然而，这种设计将会使芯片的有效面积大打折扣，2013 年有报道显示，在一颗压接式芯片中，约有一半的面积是无效的[12]。
本文提出一种压接IGBT设计方法，在提高芯片有效面积的同时，避免压力造成的可靠性问题。
先看一种有问题的思路，如图3所示，将接触孔处的发射极金属做高，以使压力不直接作用于沟道区域。然而这种方法有两个问题，一是接触孔在芯片面积中所占比重很小，这样压接式IGBT双面散热的优势几乎消失了;二是，金属在压力作用下会挤压栅极多晶硅侧壁，在SiO2 - Si 界面处产生很大的水平应力，沟道区域也会受到应力的影响。因此这种思路并不可取。
若压力只是作用于多晶硅上方的部分区域，而与沟道区域保持一定的距离，只要压力造成的应力朝沟道方向快速衰减，则可以解决问题。本文用一个简化的模型仿真分析了这种情况下芯片体内应力的分布。
仿真中所用的三维尺寸及材料机械模型如图4中所示。由于硅材料杨氏模量采用各向异性参数[19]，仿真中 XYZ轴与<100> 晶轴对齐。除芯片表面外，其他各面均采用对称边界条件，使用无摩擦支持力。施加压强为 15 MPa。仿真平台为 ANSYS 14.5。
仿真结果如图5所示。在芯片的表层，应力集中于压接区正下方。需要经过 50 μm 以上的转换层，应力才趋于均匀。在转换层中，应力向其他区域急剧衰减。称这些应力很小的区域为松弛区。
I. 沟道松弛的压接式IGBT设计
利用前面提到的思路，可设计出沟道区松弛的压接式IGBT。 压接区的位置及尺寸可通过下方的 SiO2 层加厚与否来控制。优化的器件结构如图6所示。如前所述，Lsafe 应足够大。设计的元胞宽度为70 μm，p-well 宽度为23 μm，Lsafe 设计为8.5 μm，压接区宽度设计为30 μm。
沟道密度、芯片面积及厚度等其他参数的设计与传统IGBT并无区别。在成本方面，压接式IGBT 芯片本身与传统IGBT芯片差别不大，但封装成本要高于传统IGBT模块。但在大功率应用中，压接式IGBT的高性能及高可靠性是传统IGBT模块所不能比拟的。
I. 结论
局部压力作用下，芯片表面松弛的现象可用来保护器件的压力敏感区域，而且可以应用于多种栅控型压接式器件的设计，显著地提高芯片的有效面积。
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作者：滕渊1，喻巧群1，张文亮1，朱阳军1
机构：中国科学院微电子研究所，硅器件与集成技术研究室
